High-NA · 2026-09-14 · 10 min read Intel의 High-NA EUV 100만 wafer, 진짜 의미는 무엇인가 Intel과 ASML이 공개한 High-NA EUV 100만 wafer 처리 기록은 분명 중요한 이정표입니다. 하지만 이 숫자는 순수 양산 wafer만이 아니라 tool certification, R&D, 일부 제품 layer 생산을 합친 값이라는 점까지 같이 봐야 합니다.
Intel ASML High-NA EUV Intel 18A
9월 13~14일에 나온 순수 신규 ASML/EUV 기술 뉴스는 약했지만, 9월 11일 TechRadar의 Intel High-NA EUV 100만 wafer 후속 기사는 포스팅할 가치가 있습니다. 공식 ASML/Intel 발표의 핵심은 Intel이 High-NA EUV로 100만 장 이상의 300mm wafer를 처리했고, 일부 Panther Lake layer에서 volume production에 사용하고 있다는 점입니다. 다만 이 100만 장에는 early tool certification, testing, R&D, 일부 양산 layer가 모두 포함됩니다. 따라서 'Panther Lake 100만 장 양산'으로 읽으면 안 됩니다. 의미 있는 부분은 Intel이 High-NA EUV의 overlay, throughput, availability 데이터를 가장 많이 축적한 고객이라는 점입니다. 내가 보기엔 이 뉴스는 Intel의 완전한 승리 선언이라기보다, High-NA EUV를 실제 양산 환경으로 끌고 들어간 첫 번째 대규모 학습곡선 뉴스입니다. 5 sources
읽기 High-NA · 2026-09-12 · 15 min read 6-inch mask와 12-inch mask는 무엇이 다른가 High-NA EUV에서 12-inch mask가 왜 등장했는지 정리했습니다. 핵심은 해상도 그 자체가 아니라 half-field, stitching, scanner productivity, mask ecosystem의 비용 구조입니다.
High-NA Photomask 6-inch Mask 12-inch Mask Stitching
현재 EUV 생태계의 표준은 수십 년 동안 쓰인 6-inch photomask이며, ASML은 High-NA도 먼저 이 포맷으로 양산될 것이라고 설명합니다. High-NA EXE는 4x와 8x가 섞인 anamorphic optics를 쓰기 때문에 exposure field가 NXE 대비 절반이 되고, 큰 die에서는 floor-planning 또는 stitching 부담이 생깁니다. 12-inch, 실무적으로는 6x12-inch large-format mask는 mask의 한 방향을 키워 큰 die에서 stitching 제약을 줄이고 scanner productivity를 높이려는 접근입니다. SPIE 오픈액세스 논문도 6x12-inch mask를 현재 6x6-inch mask의 두 배 크기인 large-size mask로 설명하며 throughput 개선과 High-NA large die stitching 완화를 기대효과로 제시합니다. 하지만 mask blank, writer, inspection, repair, pellicle, storage, robot handling, EDA까지 바뀌어야 하므로 12-inch mask는 장비 옵션이 아니라 생태계 전환에 가깝습니다. 5 sources
읽기 High-NA · 2026-09-12 · 10 min read 삼성-ASML 12-inch 포토마스크 협력이 중요한 이유 삼성전자가 ASML과 High-NA EUV 협력을 확대하면서 12-inch 포토마스크 이니셔티브에 참여했습니다. 이건 장비 도입 뉴스라기보다 High-NA의 생산성을 좌우할 마스크 생태계 표준화 뉴스에 가깝습니다.
Samsung ASML High-NA 12-inch Mask
삼성은 ASML과 전략 협력을 확대하며 High-NA EUV용 12-inch photomask initiative 참여를 공식화했습니다. ASML-TSMC 발표는 2031년 12-inch mask pilot line, 2033년 advanced node production readiness를 목표로 제시했습니다. 핵심은 High-NA 장비 자체보다 6-inch mask에서 생기는 stitching 제약과 생산성 손실을 줄이는 것입니다. 내가 보기엔 이 뉴스는 삼성의 장비 구매 뉴스가 아니라, High-NA 시대의 mask standard 전쟁에 들어갔다는 신호입니다. 4 sources
읽기 High-NA · 2026-09-12 · 11 min read High-NA EUV에서 6x12 마스크가 필요한 기술적 이유 High-NA EUV의 0.55NA와 anamorphic optics는 해상도에는 유리하지만 노광 field를 줄입니다. 6x12-inch mask 논의는 이 half-field와 stitching 문제를 줄이기 위한 생산성 해법입니다.
High-NA 6x12 Mask Stitching Photomask
High-NA EUV는 높은 해상도 대신 half-field와 stitching 부담을 만듭니다. 6x12-inch mask는 기존 6-inch square mask보다 scan direction의 mask 면적을 늘려 field 제약을 줄이려는 접근입니다. ASML과 주요 고객사가 보는 장점은 productivity, cost, stitching constraint 완화입니다. 하지만 mask blank, writer, inspection, pellicle, handling까지 바뀌어야 하므로 생태계 난도가 높습니다. 4 sources
읽기 Memory · 2026-09-12 · 10 min read 삼성의 2028 High-NA DRAM 계획과 12-inch 마스크 로드맵 삼성은 2028년 DRAM 고용량 생산에 ASML High-NA EUV를 도입하겠다고 밝혔습니다. 다만 12-inch mask 로드맵은 2031/2033을 향하고 있어, 초기 DRAM 적용은 현재 6-inch mask 기반에서 시작될 가능성이 큽니다.
Samsung DRAM High-NA Memory
삼성은 업계 최초로 DRAM high-volume manufacturing에 High-NA EUV를 2028년 도입하겠다는 계획을 밝혔습니다. 12-inch mask initiative는 장기 로드맵이며, 2031년 pilot line과 2033년 readiness를 목표로 합니다. 따라서 2028년 DRAM High-NA는 먼저 6-inch mask와 layer 선택, stitching 회피 전략이 중요해질 가능성이 큽니다. 삼성의 전략은 메모리 scaling과 mask ecosystem 표준 참여를 동시에 잡으려는 움직임입니다. 4 sources
읽기 High-NA · 2026-09-05 · 8 min read ASML의 High-NA 캐파 확장이 의미하는 것 ASML은 2026년 실적 발표에서 2027년과 2028년을 향한 EUV 캐파 확대 계획을 다시 내놓고 있습니다. High-NA는 이제 연구 장비가 아니라 생산용 공정과 검사 생태계를 함께 키워야 하는 단계로 보입니다.
ASML High-NA Capacity HVM
ASML은 2026년 Q2 실적에서 AI 수요와 고객의 캐파 확대가 EUV 수요를 계속 밀고 있다고 설명했습니다. ASML 제품 페이지는 High-NA EXE 플랫폼이 2025-2026 HVM를 지원한다고 명시합니다. Intel은 High-NA를 Intel 18A의 일부 레이어에 이미 넣으며 생산 데이터를 쌓고 있습니다. 내가 보기엔 지금의 핵심은 High-NA가 되느냐 아니냐가 아니라, 캐파와 검사, 수율을 동시에 맞출 수 있느냐입니다. 3 sources
읽기 Inspection · 2026-09-05 · 10 min read High-NA EUV에서 KLA가 레티클 결함을 잡는 방식 High-NA로 갈수록 레티클 패턴은 더 빽빽해지고, 작은 결함도 곧바로 printability 문제로 이어집니다. KLA는 광학, 다중 컬럼 e-beam, die-to-database, printability 분석을 함께 묶어 대응하고 있습니다.
KLA High-NA Reticle E-beam
KLA는 reticle blank, patterned EUV reticle, chip 제조를 아우르는 검사 포트폴리오를 공개하고 있습니다. High-NA 시대에는 optical inspection만으로는 부족해져 다중 컬럼 e-beam과 database 검사 비중이 커집니다. KLA는 High-NA 관련 pathfinding에서 actinic tool development와 gap-layer 대응도 언급해 왔습니다. 내가 보기엔 핵심은 '한 개의 만능 장비'가 아니라, throughput과 sensitivity를 나누어 쌓는 다층 전략입니다. 4 sources
읽기 Inspection · 2026-09-05 · 10 min read KLA가 EUV 스토캐스틱 결함을 예측하고 고치는 방식 High-NA로 갈수록 결함은 눈에 잘 띄는 결함보다, rare stochastic failure와 hotspot처럼 나중에야 드러나는 쪽으로 이동합니다. KLA는 BBP optical inspection, aiSIGHT, massive SEM metrology, high-sigma probabilistic modeling을 묶어 대응합니다.
KLA Stochastic Hotspot aiSIGHT
EUV defectivity의 핵심은 이제 드물지만 치명적인 stochastic failure를 얼마나 빨리 찾느냐입니다. KLA 관련 SPIE 논문은 BBP optical inspection과 massive SEM metrology를 hotspot discovery에 사용합니다. aiSIGHT는 defect classification과 SEM metrology 연결을 자동화하는 축으로 등장합니다. 2026년에는 high-sigma probabilistic modeling이 defect detection과 repair까지 연결됩니다. 4 sources
읽기 High-NA · 2026-08-21 · 9 min read High-NA EUV에서 마스크 stitching을 줄이려는 Intel의 접근 0.55NA High-NA EUV는 anamorphic 4x/8x와 half-field 때문에 stitching 이슈를 피하기 어렵습니다. Intel은 curvilinear mask, SRAF, ILT를 통해 그 부담을 줄이는 쪽으로 가고 있습니다.
High-NA Intel Stitching Curvilinear
ASML의 High-NA는 4x/8x anamorphic optics와 half-field 구조를 사용합니다. 그 결과 큰 die는 stitching이나 field split을 피하기 어렵습니다. Intel은 curvilinear main/SRAF, ILT, stitching-aware flows로 한 장의 마스크 활용도를 높이려 합니다. 내가 본 최근 논문 흐름은 'stitching 가능 여부'보다 'at-resolution stitching을 어떻게 피하느냐'로 옮겨가고 있습니다. 6 sources
읽기 High-NA · 2026-08-21 · 8 min read High-NA EUV에서 6x12 마스크가 다시 거론되는 이유 High-NA의 half-field는 stitching을 부릅니다. 그래서 업계는 더 큰 6x12 마스크 포맷을 통해 die stitching 부담을 줄이려는 방향도 다시 검토하고 있습니다.
High-NA Mask Stitching Ecosystem
High-NA의 half-field 구조는 큰 die에서 stitching 또는 field split을 유발합니다. SPIE에서는 6x12" mask format이 High-NA의 productivity를 끌어올리고 die-stitching을 피하는 해법으로 언급됩니다. 다만 mask writer, inspection, pellicle, ecosystem 전체가 같이 바뀌어야 합니다. 내가 보기엔 recent 흐름은 larger mask 논의와 stitching-aware layout 논의가 동시에 진행되는 쪽입니다. 6 sources
읽기 High-NA · 2026-08-21 · 8 min read Intel 18A에서 High-NA EUV를 먼저 쓰는 이유 ASML의 2026년 발표를 보면 Intel Foundry는 Intel 18A의 일부 레이어에서 High-NA EUV를 사용하고 있습니다. High-NA가 연구용 데모를 넘어 실제 제품 레이어에 들어가기 시작했다는 뜻으로 읽힙니다.
High-NA Intel 18A Production
ASML은 Intel Foundry가 Intel 18A의 일부 레이어에 High-NA EUV를 사용한다고 발표했습니다. 이건 High-NA가 R&D 장비에서 제품 레이어용 공정 옵션으로 넘어갔다는 신호입니다. Intel은 공정 초기부터 데이터와 수율을 확보하는 쪽에 무게를 두고 있는 것으로 보입니다. 내가 보기엔 High-NA의 다음 단계는 '도입 여부'보다 '어느 레이어부터 안정적으로 넣느냐'입니다. 4 sources
읽기 Deep Dive · 2026-08-19 · 12 min read EUV가 비싼 이유는 장비 가격보다 공정 통합에 있다 EUV의 실제 비용 구조를 장비, 진공과 광학, 마스크와 펠리클, 레지스트, 검사와 수율 손실로 나눠 보면 왜 선단 노드에서 도입 난도가 높은지 더 선명하게 보입니다.
EUV Cost Yield Integration
EUV 비용은 장비 가격보다 운영 복잡도와 수율 손실에서 더 크게 갈립니다. 13.5nm는 공기와 일반 렌즈를 버리게 만들고, 반사형 광학과 진공을 강제합니다. 펠리클, 레지스트, 검사, 오염 제어는 모두 반복 비용으로 돌아옵니다. High-NA는 비용을 줄이는 장비가 아니라 공정 단계를 재배치하는 장기 옵션입니다. 7 sources
읽기 High-NA · 2026-08-18 · 8 min read High-NA EUV가 양산 단계로 들어온 이유 ASML이 2026년 7월 High-NA EUV의 첫 high-volume logic product 준비 완료를 알리면서, 0.55NA가 연구 장비를 넘어 실제 양산 로드맵으로 들어왔습니다.
High-NA ASML Intel Logic
ASML은 High-NA EUV의 readiness milestone을 공식 발표했습니다. Intel Foundry는 첫 high-volume logic 적용 사례로 언급됐습니다. 0.55NA는 해상도와 공정 구조를 다시 바꾸는 전환점입니다. 3 sources
읽기 Policy · 2026-08-18 · 8 min read ASML, 중국, 그리고 EUV 수출통제가 만드는 전략 지형 중국의 EUV 접근은 장비 수출통제와 직결되고, ASML은 그 영향 속에서 중국 비중과 글로벌 수요를 동시에 관리하고 있습니다.
China ASML Export Control Supply Chain
ASML은 수출통제 변화가 2025년 전망에 반영된다고 밝혔습니다. 중국 비중은 단순 시장이 아니라 전략 변수입니다. 중국은 EUV 직접 도입보다 공정 최적화와 자립을 병행할 가능성이 큽니다. 4 sources
읽기 Memory · 2026-08-18 · 10 min read 삼성, SK hynix, Micron, CXMT의 EUV 전략을 나눠 보면 메모리 업체들은 같은 EUV를 보더라도 DRAM 미세화, HBM, 지역별 생산, 제품 신뢰성 같은 서로 다른 목표에 연결하고 있습니다.
Samsung SK hynix Micron CXMT
삼성은 DRAM과 HBM 양쪽에 EUV를 씁니다. SK hynix는 1c DDR5와 High-NA까지 가장 공격적으로 갑니다. Micron은 1γ와 지역 분산 생산을 함께 묶습니다. CXMT는 공개적으로는 EUV보다 제품군 확대가 더 잘 보입니다. 8 sources
읽기 Memory · 2026-08-18 · 9 min read CXMT 90% 수율 보고와 실사용 평가가 엇갈리는 이유 CXMT DDR5가 90% 수율에 근접했다는 보도가 나왔지만, 공개 제품 사양과 실사용 테스트, 커뮤니티 평가는 같은 그림을 보여주지 않습니다.
CXMT DDR5 Yield Stability
공식 페이지는 CXMT DDR5의 최대 8000Mbps를 말합니다. 중국 매체/업계 보도는 90% 수율을 언급하지만, 공개 검증은 제한적입니다. 실사용 테스트에서는 전압 스케일링과 배치 편차가 문제로 지적됩니다. 5 sources
읽기 EUV 101 · 2026-08-16 · 7 min read EUV란 무엇인가 EUV의 파장, 왜 중요한지, 그리고 반도체 미세공정에서 어떤 역할을 하는지 빠르게 정리한 입문 글입니다.
EUV 입문 포토 리소그래피
EUV는 13.5nm 파장을 사용하는 노광 기술입니다. 광학 구조가 반사형이며 진공 환경이 필요합니다. 미세 패터닝과 멀티 패터닝 감소에 핵심 역할을 합니다. 3 sources
읽기 China · 2026-08-16 · 8 min read 중국의 EUV 전략: 직접 도입보다 우회와 자립 공개 자료 기준으로 중국은 EUV 직접 도입보다 DUV 최적화, 공급망 내재화, 메모리와 패키징 중심 축적에 더 무게를 두고 있습니다.
China EUV DUV Export Control
중국의 EUV 접근은 수출 규제의 영향을 크게 받습니다. 그래서 DUV 최적화와 공정 내재화가 현실적인 우회 전략입니다. 공개 문서 기준으로는 메모리와 패키징 쪽 축적이 더 잘 보입니다. 4 sources
읽기 Foundry · 2026-08-16 · 9 min read TSMC, 삼성, Intel의 EUV 전략을 비교하면 TSMC는 양산 최적화, 삼성은 메모리와 파운드리를 함께 활용, Intel은 18A와 High-NA로 기술 점프를 노립니다.
TSMC Samsung Intel Foundry
TSMC는 EUV를 양산 최적화의 도구로 쓰고 있습니다. 삼성은 메모리와 파운드리 양쪽에서 EUV를 병행합니다. Intel은 High-NA까지 묶어 기술 차별화를 시도합니다. 5 sources
읽기 Memory · 2026-08-16 · 10 min read 메모리 4사의 EUV 전략 비교: 삼성, SK hynix, Micron, CXMT 메모리에서는 EUV가 선단 로직보다도 DRAM 미세화, HBM, 패키징, 지역별 생산거점 전략과 어떻게 연결되는지가 중요합니다.
Memory Samsung SK hynix Micron
삼성과 SK hynix는 EUV를 DRAM 미세화와 HBM 경쟁에 씁니다. Micron은 1γ와 일본 생산거점으로 EUV 적용을 확장합니다. CXMT는 공개적으로 DRAM 제품 확장을 강조하지만 EUV 채택은 드러내지 않습니다. 8 sources
읽기 EUV Tooling · 2026-08-16 · 6 min read ASML EUV 장비에서 차광과 펠리클이 중요한 이유 EUV는 거의 모든 물질에 흡수되기 때문에, 마스크 오염과 결함을 줄이는 펠리클 설계가 장비 성능과 수율에 직접 연결됩니다.
ASML EUV Pellicle 차광
EUV 장비는 13.5nm 빛을 진공과 반사광학으로 다룹니다. 펠리클은 마스크 오염을 줄여 패턴 결함을 막습니다. EUV에서는 펠리클이 더 얇고 고온을 견뎌야 합니다. 3 sources
읽기 Nikon · 2026-08-16 · 6 min read Nikon의 차세대 디지털 리소그래피와 NIL을 구분해서 보기 Nikon의 공식 발표는 나노임프린트보다 maskless digital lithography에 가깝습니다. 그래서 NIL과의 차이를 같이 보면 방향이 더 명확해집니다.
Nikon Digital Lithography NIL Packaging
Nikon은 1.0um급 디지털 리소그래피 시스템을 발표했습니다. 공식 문서에서는 photomask 대신 SLM을 사용하는 구조를 설명합니다. NIL과는 다르지만, 대안 패터닝으로서 흥미로운 방향입니다. 3 sources
읽기 High-NA · 2026-08-16 · 6 min read High-NA EUV가 의미하는 다음 단계 0.33 NA에서 0.55 NA로 올라가며, 해상도와 집적도는 좋아지지만 광학 설계와 레티클 체계도 함께 바뀝니다.
High-NA 0.55NA 해상도 차세대
High NA는 ASML의 0.55 NA EUV 플랫폼입니다. 기존 0.33 NA보다 더 높은 해상도를 목표로 합니다. 광학계와 레티클 사용 방식도 함께 진화합니다. 3 sources
읽기 Process View · 2026-08-16 · 5 min read EUV 공정은 반도체 플로우 어디에 들어갈까 산화, 증착, 포토, 식각, 세정이 반복되는 전체 흐름 속에서 EUV가 맡는 역할을 중심으로 설명합니다.
공정 포토 플로우 수율
EUV는 포토 단계의 핵심 도구입니다. 포토는 패턴을 웨이퍼에 옮기는 단계입니다. 수율과 직결되므로 공정 전반의 품질과 연결됩니다. 3 sources
읽기 Glossary · 2026-08-16 · 3 min read 처음 읽을 때 헷갈리는 EUV 용어 4개 NA, Resist, Pellicle, Mask. 자주 보이지만 의미를 한 번에 잡기 어려운 용어를 짧게 정리합니다.
용어 NA Resist Mask
NA는 광학계의 집광 능력입니다. Resist는 빛에 반응하는 감광재입니다. Pellicle은 마스크 오염 방지용 보호막입니다. 3 sources
읽기 Company EUV · 2026-09-17 · 9 min read SK하이닉스의 EUV 전략: 1a 양산에서 1c와 High-NA로 SK하이닉스의 EUV 전략은 장비 도입 자체보다 DRAM 세대 전환, HBM 수율, 생산능력 확대를 하나의 흐름으로 묶는 데 초점이 있습니다.
SK hynix EUV High-NA DRAM HBM 1c
SK하이닉스는 2021년 1a DRAM 양산에 EUV를 적용한 뒤 EUV 적용 범위를 차세대 DRAM으로 넓혀 왔습니다. 2025년 9월에는 이천 M16에 양산용 High-NA EUV 시스템 EXE:5200B를 조립했다고 발표했습니다. 2026년에는 1c DRAM과 HBM4E 준비, M15X 증설, EUV 장비 확보가 서로 연결된 투자 주제가 됐습니다. 핵심 경쟁력은 High-NA를 가장 먼저 설치하는 것이 아니라, HBM의 수율과 안정적인 고객 공급으로 연결하는 것입니다. 5 sources
읽기 Company EUV · 2026-09-17 · 10 min read 삼성전자의 EUV 전략: 2028년 High-NA DRAM과 마스크 생태계 삼성전자는 ASML과의 협력을 확대하면서 High-NA EUV를 DRAM 양산에 연결하고, 동시에 12-inch 대형 포토마스크 생태계 구축에 참여했습니다.
Samsung EUV High-NA DRAM Photomask ASML
삼성전자는 2026년 9월 ASML과 전략 협력을 확대하고 2028년 차세대 DRAM High-NA EUV 양산 도입 계획을 밝혔습니다. 이번 발표는 장비 구매 뉴스라기보다 DRAM 미세화와 대형 포토마스크 표준화를 함께 추진하는 생태계 뉴스입니다. 삼성 파운드리의 최신 로드맵 관련 보도에서는 High-NA가 1nm급 이후로 연결될 가능성도 언급되지만, 이는 삼성 공식 발표와 구분해야 합니다. 삼성의 과제는 High-NA의 해상도를 실제 DRAM 수율, HBM 원가, 파운드리 고객의 생산성으로 변환하는 것입니다. 4 sources
읽기 Company EUV · 2026-09-17 · 10 min read Intel의 EUV 전략: High-NA를 장비 뉴스에서 양산 데이터로 바꾸다 Intel은 ASML High-NA EUV를 가장 빠르게 실제 생산 흐름에 연결한 고객 중 하나입니다. 2026년 최신 발표를 기준으로 무엇이 확인됐고 무엇을 아직 과장하면 안 되는지 정리합니다.
Intel EUV High-NA Intel 18A Panther Lake ASML
Intel은 2024년 오리건 R&D Fab에 업계 최초 상용 High-NA EUV 시스템 통합을 완료했습니다. 2026년 9월 Intel과 ASML은 High-NA로 처리한 300mm 웨이퍼가 100만 장을 넘었다고 발표했습니다. 이 수치에는 장비 인증·테스트, R&D, Panther Lake 일부 레이어 양산이 모두 포함되므로 완제품 웨이퍼 100만 장이라는 뜻은 아닙니다. Intel의 차별점은 현재 6-inch 마스크와 stitching을 활용하면서 장기적으로 6x12-inch 마스크까지 함께 준비하는 이중 전략입니다. 5 sources
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