Intel의 High-NA EUV 100만 wafer, 진짜 의미는 무엇인가

1. 포스팅할 가치가 있나

이번 9월 13~14일 검색 결과만 놓고 보면 완전히 새로운 ASML/EUV 공식 발표는 거의 없었습니다. 대부분은 9월 8일 SPIE Photomask Technology + EUV Lithography 주간에 나온 ASML, Intel, TSMC, Samsung 발표를 후속 기사로 재가공한 내용이었습니다.

그중 포스팅할 만한 것은 Intel의 High-NA EUV 100만 wafer 처리 기록입니다. 이유는 숫자 자체가 크기도 하지만, High-NA EUV가 연구 장비에서 실제 양산 환경으로 넘어가는 과정을 보여주는 데이터 포인트이기 때문입니다.

다만 이 글은 'Intel이 끝났다' 또는 'Intel이 완전히 이겼다'가 아니라, 이 숫자를 어떻게 읽어야 하는지 정리하는 글로 쓰는 게 맞습니다.

2. 공식 발표의 핵심

ASML과 Intel의 공식 발표는 Intel Foundry가 High-NA EUV로 100만 장 이상의 300mm wafer를 처리했다고 밝혔습니다.

여기에는 early tool certification and testing, research and development, 그리고 Intel Core Ultra Series 3, 코드명 Panther Lake의 일부 layer에 대한 volume production이 포함됩니다.

또 Intel 18A에서 High-NA로 패터닝한 일부 layer가 기존 NXE, 즉 0.33NA EUV와 비교해 성능이 동등하거나 더 좋다고 설명했습니다. 이 부분은 Intel이 High-NA를 단순 실험이 아니라 실제 제품 공정 평가에 넣고 있다는 뜻입니다.

• 100만 wafer: 순수 양산 수량이 아니라 인증, 테스트, R&D, 일부 제품 layer 생산을 합친 숫자
• 적용 제품: Panther Lake 일부 layer, Intel 18A 기반 제품 맥락
• 공식 메시지: overlay, throughput, availability가 Intel 기대치에 부합

3. 이 숫자를 과대해석하면 안 되는 이유

가장 조심해야 할 부분은 100만 wafer라는 숫자를 모두 상업용 완제품 wafer로 읽는 것입니다. 공식 발표는 이 숫자 안에 tool certification, testing, R&D wafer가 들어간다고 명시합니다.

즉 이것은 'Panther Lake를 100만 장 양산했다'는 의미가 아닙니다. High-NA EUV scanner를 실사용 환경에서 많이 돌렸고, 그 과정에서 생산성, overlay, availability 데이터를 쌓았다는 의미에 더 가깝습니다.

TechRadar도 이 지점을 짚었습니다. 숫자는 크지만, 그 안의 구성은 순수 commercial-grade production만이 아니므로 headline보다 본문을 봐야 합니다.

4. 그래도 중요한 이유

그렇다고 이 뉴스의 의미가 작아지는 것은 아닙니다. High-NA EUV는 장비 가격, resist, mask, pellicle, inspection, stitching, overlay 등 모든 요소가 까다롭습니다.

이런 장비는 단순히 구매했다고 경쟁력이 생기지 않습니다. 얼마나 빨리 안정화하고, 어떤 layer에서 실제 cost와 yield 이득을 얻는지가 중요합니다.

Intel이 100만 wafer 단위의 노광 경험을 먼저 쌓았다는 건, High-NA의 공정 창, 장비 availability, overlay control, reticle stitching, PDK 대응에서 경쟁사보다 먼저 시행착오를 하고 있다는 뜻입니다.

5. Intel의 전략은 6-inch mask와 6x12-inch mask를 동시에 보는 것

공식 발표에서 Intel과 ASML은 현재 6-inch mask format으로도 High-NA의 이점을 얻을 수 있다고 설명합니다. 방법은 floor-planning을 half-field 안에 맞추거나, stitching과 PDK solution을 활용하는 것입니다.

동시에 Intel은 6x12-inch large mask format evolution도 오래 지원해 왔다고 말합니다. 이건 당장 6-inch로 양산 경험을 쌓고, 장기적으로는 6x12-inch로 field와 throughput 제약을 줄이겠다는 전략입니다.

이 부분은 앞서 정리한 6-inch vs 12-inch mask 글과 연결됩니다. Intel은 현재의 제약 안에서 먼저 많이 돌려보고, 미래의 mask ecosystem 전환에서도 주도권을 잡으려는 쪽으로 움직이고 있습니다.

6. TSMC와 Samsung과 비교하면

TSMC는 ASML과 함께 12-inch photomask initiative를 발표했고, High-NA를 advanced node HVM에 2030년부터 쓰겠다는 방향을 제시했습니다.

Samsung은 ASML과의 협력 확대 발표에서 2028년 future DRAM HVM에 High-NA EUV를 도입하겠다고 밝혔습니다.

Intel은 이 둘보다 더 앞에서 실제 wafer exposure 데이터를 쌓고 있다는 점이 다릅니다. 다만 이것이 곧 시장 승리를 뜻하지는 않습니다. Intel은 공정 기술뿐 아니라 customer trust, foundry ecosystem, 수율, 원가까지 함께 증명해야 하기 때문입니다.

7. 내가 보는 결론

이번 포스팅의 결론은 단순합니다. Intel의 High-NA EUV 100만 wafer는 과장하면 안 되지만 무시해서도 안 됩니다.

과장하면 안 되는 이유는 그 숫자가 순수 양산 wafer만이 아니기 때문입니다. 무시하면 안 되는 이유는 High-NA EUV 같은 장비는 실제로 많이 돌려본 회사가 장비 안정화와 공정 통합에서 먼저 배운다는 점 때문입니다.

내가 보기엔 Intel은 High-NA EUV의 '상업적 승자'라고 부르기엔 아직 이르지만, '가장 많이 배운 사용자'라고 부르기에는 충분해 보입니다. 그리고 High-NA 초기에 이 학습량은 생각보다 큰 무기가 될 수 있습니다.