핵심 요약
- ASML의 High-NA는 4x/8x anamorphic optics와 half-field 구조를 사용합니다.
- 그 결과 큰 die는 stitching이나 field split을 피하기 어렵습니다.
- Intel은 curvilinear main/SRAF, ILT, stitching-aware flows로 한 장의 마스크 활용도를 높이려 합니다.
- 내가 본 최근 논문 흐름은 'stitching 가능 여부'보다 'at-resolution stitching을 어떻게 피하느냐'로 옮겨가고 있습니다.
1. High-NA는 왜 stitching을 부른다
ASML은 High-NA EUV에서 0.33NA 대신 0.55NA를 쓰고, anamorphic optics로 4x/8x 비대칭 축소를 적용한다고 설명합니다.
이 구조는 해상도에 유리하지만, 동시에 exposure field를 half-field로 줄입니다. ASML은 EXE 시스템이 NXE보다 exposure field가 절반이라고 명시합니다.
그래서 큰 die나 특정 레이아웃은 한 번에 다 찍기 어렵고, stitching 또는 field split을 고려해야 합니다.
2. 왜 '마스크 1장'이 어렵게 들리는가
사용자가 말한 'Y축을 늘려서 한 장으로 끝내려는 시도'는 본질적으로 '한 번에 더 많은 패턴을 넣어 stitching 부담을 줄이려는 시도'로 이해할 수 있습니다.
다만 공개 자료를 보면 Intel이 단순히 물리적 마스크를 무작정 키우는 쪽이라기보다, 기존 reticle 생태계를 유지하면서도 mask data와 patterning을 더 똑똑하게 쓰는 쪽에 가깝습니다.
즉 문제는 마스크 크기 하나가 아니라, half-field와 process window를 함께 만족시키는 전체 설계입니다.
3. Intel은 무엇을 하고 있나
2025년 SPIE 논문에서 Intel은 High-NA masks에서 main feature와 SRAF feature 모두에 curvilinear mask patterning을 지원한다고 밝혔습니다.
이 접근은 edge placement error(EPE)와 depth of focus를 개선하고, mask manufacturing을 더 process-friendly하게 만드는 데 목적이 있습니다.
내 해석으로는 Intel이 'stitching을 완전히 없애겠다'기보다, 한 장의 마스크로 커버할 수 있는 영역을 최대한 늘리고 stitch가 필요한 경우의 손실을 줄이려는 방향을 밀고 있습니다.
4. 최근 논문 흐름은 어디로 가나
2024년에는 'Design and process-friendly High-NA EUV stitching options'처럼 stitching을 전제로 설계 옵션을 찾는 연구가 보입니다.
2025년에는 'Mitigating stitching-induced performance and yield losses in high-NA EUV lithography'처럼 stitching이 유발하는 성능·수율 손실을 줄이는 place and route 접근이 등장합니다.
2026년에는 'Avoiding at-resolution stitching for logic and DRAM applications in high-NA EUV lithography'처럼 아예 at-resolution stitching을 피하는 방향으로 문제의식이 더 구체화됩니다.
즉 최근 트렌드는 stitching을 없느냐 마느냐의 논쟁이 아니라, 어디에서 어떻게 피할지, 혹은 얼마나 덜 아프게 처리할지로 옮겨가고 있습니다.
5. 마스크를 더 키우는 방향은 왜 쉽게 안 가나
이론적으로는 더 큰 reticle이나 더 넓은 mask form factor가 stitching 문제를 줄일 수 있습니다.
실제로 SPIE 자료에도 6x12" mask가 high-NA field stitching 문제를 없애는 방향으로 언급됩니다.
하지만 mask infrastructure, throughput, writer/inspection ecosystem까지 같이 바뀌어야 해서, 업계는 대체로 현재 인프라를 최대한 활용하는 방향으로 움직이고 있습니다.
6. 내가 보는 Intel의 포인트
Intel은 High-NA를 단순 장비 도입으로 보지 않고, mask data, curvilinear features, ILT, stitching-aware implementation을 함께 묶어서 보고 있습니다.
이건 '마스크를 한 장만 쓰겠다'는 단순 구호보다 훨씬 현실적인 접근입니다.
정리하면, Intel은 물리적 한계를 무시하는 게 아니라, 물리적 한계 안에서 one-mask coverage를 최대화하려고 하는 쪽에 가깝습니다.
7. 결론
High-NA EUV에서는 half-field와 anamorphic optics 때문에 stitching이 설계 이슈로 올라왔습니다.
Intel의 최근 논문 흐름은 이 문제를 curvilinear mask, SRAF, ILT, stitching-aware flows로 누르는 쪽입니다.
앞으로는 'stitching을 피할 수 있느냐'보다 'logic과 DRAM에서 어느 정도까지 at-resolution stitching을 회피할 수 있느냐'가 더 중요한 질문이 될 가능성이 큽니다.
출처
- ASML - 5 things you should know about High NA EUV lithography4x/8x anamorphic optics와 half-field 설명
- Intel - Press Kit: High NA EUV at IntelIntel Foundry의 High-NA 도입 공식 배경
- SPIE - Intel is paving the way to state-of-the-art anamorphic high-NA EUV mask manufacturing and lithographyIntel의 curvilinear mask와 SRAF 접근
- SPIE - Design and process-friendly High-NA EUV stitching optionsstitching을 전제로 한 설계/공정 옵션
- SPIE - Mitigating stitching-induced performance and yield losses in high-NA EUV lithographystitching-induced loss를 줄이는 P&R 접근
- JMM - Avoiding at-resolution stitching for logic and DRAM applications in high-NA EUV lithography2026년 logic/DRAM 대상 at-resolution stitching 회피